在ads老版本中，verilog-a的使用是通过加在相应模块实现，而在新版中，已经找不到此模块，换成另一种基于symbol的加载方式，其实在help文档的”Getting Started with Verilog-A in the Advanced Design System”中就有介绍，本人在这里作为搬运工，再复述一遍：

需要注意的是e项，在Simulate As中填写的是verilog-a的module名称，而不是verilog-a的文件名，切记切记，这里容易搞错，其他也就没什么好说的。

这种方法比之前的方法更好用。😁